module jk_ff(t,clock,reset,q,qb); input t,clock,reset; output reg q,qb; always@(posedge clock) begin case({reset,t}) 2'b00 :q=q; 2'b01 :q=~q; default: q=0; endcase qb<=~q; end endmodule module main(t,clock,reset,q,qb); input t,clock, reset; output [3:0]q,qb; wire x1,x2; jk_ff f1(t,clock, reset,q[0],qb[0]); jk_ff f2(q[0],clock, reset,q[1],qb[1]); and A1(x1,q[0],q[1]); jk_ff f3(x1,clock, reset,q[2],qb[2]); and A2(x2,q[2],x1); jk_ff f4(x2,clock, reset,q[3],qb[3]); endmodule arkadaslar çalışma mantıgı normal ide ler gibi değil parelel çalışıyor mantıgı tam oturmadı konu hakkında bilgisi olanlar yardımcı olabilirmi?